Was muss vor der Freigabe eines KI-generierten Leiterplattenlayouts überprüft werden?

Ein Durch KI generiertes PCB-Layout ist nur so produktionsreif wie die zugrunde liegenden Vorgaben, der Laminataufbau und das Freigabepaket. Eine verlegte Datenbank kann zwar elektrisch vollständig sein, sich aber dennoch nicht für den gewählten Laminierzyklus, die Microvia-Struktur, den Impedanzaufbau, die Kupferverteilung, das Panelformat oder die Teststrategie eignen.

Benchuang testet derzeit KI-gestützte Layout-Workflows im Rahmen seines bestehenden DFM- und CAM-Prozesses. Wir wenden keinen separaten Fertigungsstandard für ein KI-gestütztes PCB-Layout an. Die freigegebenen Daten werden anhand derselben Kontrollen in Bezug auf Material, Bildgebung, Bohren, Beschichtung, Füllung, Impedanz, elektrische Prüfung und Bestückung überprüft, die auch für konventionell geroutete HDI- und Mehrschichtplatinen gelten.

Für ein erfahrenes Entwicklerteam stellt sich daher nicht die Frage, ob ein KI-Tool das Routing durchführen kann. Vielmehr geht es darum, ob die freigegebene Datenbank alle Schnittstellen zwischen Konstruktionsabsicht, Leiterplattenfertigung, Bestückung und Produktionsprüfung abdeckt.

Das Problem bei der Freigabe ist die Schließung der Constraints, nicht der Ursprung der Routing-Verbindung.

Bei komplexen Leiterplatten, Bewährte Vorgehensweisen beim PCB-Layout sind keine Sammlung allgemeiner Routing-Tipps. Sie stellen vielmehr die abgestimmte Abstimmung von elektrischen Einschränkungen, Materialauswahl, Fertigungstoleranzen, mechanischen Schnittstellen und Testanforderungen dar.

Ein automatisiertes Platzierungs- oder Routing-Ergebnis kann einem falschen Regelsatz entsprechen. Bevor das Layout als freigabefähig eingestuft wird, sollte das Projektteam in der Lage sein, Folgendes zu identifizieren:

• die genehmigte Überarbeitung der Stapelkonfiguration;
• die Quelle und der Eigentümer jeder Regel der Net-Klasse;
• das in die Konstruktionsdatenbank geladene Fertigungsregelprofil;
• die genehmigten Definitionen und Schichtspannen;
• raumspezifische, komponentespezifische und lokale Routing-Überschreibungen;
• welche Footprints, Einschränkungen oder Stack-up-Werte automatisch generiert wurden;
• welche Ausnahmen weiterhin einer technischen Prüfung unterliegen.

Sofern die Definition von Randbedingungen, die Platzierung oder der Abschluss der Verlegung noch Teil des Projektumfangs sind, sollten diese separat über festgelegte Dienstleistungen im Bereich Leiterplatten-Layout-Entwurf. DFM für die Fertigung sollte nicht dazu verwendet werden, nach der Freigabe unvollständige elektrische Entwurfsabsichten zu rekonstruieren.

1. Den Stapel sperren, bevor die Entwurfsgeometrie als endgültig behandelt wird

Die Anzahl der Schichten und die Dicke der fertigen Leiterplatte allein definieren noch keinen Produktionsaufbau. Bevor der kritische Fräsplan festgelegt wird, sollte der Aufbau den tatsächlichen Kern- und Prepreg-Aufbau, die Dicke des gepressten Dielektrikums, die Grund- und Endkupferdicke, den Harzbedarf, gegebenenfalls die Glasart, die Materialfamilie, zulässige Ersatzmaterialien sowie die aufeinanderfolgenden Laminierungsschritte festlegen.

Bei Hochgeschwindigkeits- und HF-bezogenen Strukturen sollten bei der Überprüfung außerdem die Dk- und Df-Grundwerte, das Kupferprofil, der Zustand der Lötmaske sowie etwaige Anforderungen an die Einfügungsdämpfung ermittelt werden. Ein in die Layout-Datenbank eingegebener nomineller Dielektrizitätswert reicht nicht aus, wenn sich das ausgewählte Material, das Prüfverfahren oder die Pressdicke während der Produktionsplanung ändern.

Das Gleiche gilt für gemischte Kupfergewichte, asymmetrische Konstruktionen und Leiterplatten mit hoher Lagenanzahl. Die Materialverfügbarkeit und die Pressenkonstruktion sollten geklärt sein, bevor die endgültige Leiterbahngeometrie freigegeben wird, insbesondere wenn das Layout impedanzgesteuerte Escape-Bereiche oder enge lokale Verengungen enthält.

Bei Projekten, bei denen eine Überprüfung des Schichtaufbaus und der Laminierung erforderlich ist, sollte die freigegebene Konstruktion mit der tatsächlichen Herstellung von mehrlagigen Leiterplatten Route anstelle einer generischen EDA-Stack-up-Vorlage.

2. Trennung der Möglichkeiten für Einzelmuster von den Regeln für die Serienfertigung

Bei der KI-gestützten Routenplanung wird häufig die kleinste zulässige Geometrie gesucht, um die Routenausführung zu optimieren. Dieser Ansatz ist nur dann sinnvoll, wenn der Regelsatz die beabsichtigte Produktionsphase widerspiegelt.

Benchuangs derzeitige Linien- und Raumfähigkeiten lassen sich wie folgt unterteilen:

Diese Werte legen die Grenzen der Prozessfähigkeit fest; sie stellen kein universelles Routing-Raster für jede Leiterplatte dar. Die Freigabe hängt weiterhin von der Kupferbasis, der Kupferoberfläche, der Verteilung der Strukturen, der Leiterlänge, der Ätzkompensation, der Impedanzklasse, der Plattenauslastung und dem Ausbeuteziel für den Auftrag ab.

Ein Musterbau kann nach der Projektprüfung eine Geometrie von 45/45 μm aufweisen, während die entsprechende Serienfreigabe anhand der 45/50-μm-Volumenregel überprüft werden muss. Falls der Seriendatensatz Merkmale enthält, die den Prototyp-Grenzwerten entsprechen, sollten diese ausdrücklich gekennzeichnet und nicht als nicht dokumentierte lokale Ausnahmen belassen werden.

Die gleiche Unterscheidung sollte auch auf Lochstrukturen, Ringränder, Lötmaskenbrücken, Toleranzen für fertige Löcher, Anforderungen an die Rückbohrung und Seitenverhältnisse angewendet werden. Eine ordnungsgemäße Leiterplattenentwicklung und DFM-Prüfung Es sollte angegeben werden, welche Merkmale Standard-Fertigungsvorschriften sind, welche genehmigte Ausnahmen darstellen und welche weiterhin einer technischen Bewertung unterliegen.

3. Umwandlung des HDI-Routings in einen festgelegten Laminierungs- und Via-Füllplan

Bei einem HDI-Design stellt eine fertige Leiterbahnführung noch keine vollständige Fertigungsdefinition dar. Jede Blind-, vergrabene und lasergestanzte Durchkontaktierung muss in eine dokumentierte Laminatführung umgesetzt werden.

Die Via-Tabelle sollte folgende Angaben enthalten:

• Start- und Endebenen;
• mechanische, vergrabene oder lasergebohrte Durchkontaktierungen;
• Anforderungen an den Nennbohrdurchmesser und das Fertigbohrloch;
• Geometrie von Capture-Pad und Target-Pad;
• gestapelte, versetzte oder „Skip-Via“-Anordnung;
• Anforderungen an Via-in-Pad, Kupferfüllung und -abdeckung;
• Dielektrikumdicke für jeden lasergeschnittenen Abschnitt;
• die damit verbundene Stufe der sequenziellen Laminierung.

Ein KI-gestütztes PCB-Layout kann die lokalen Verlegungswege durch das Hinzufügen von Mikrovias oder das Ändern von Schichtübergängen verkürzen. Diese Optimierung kann jedoch auch einen weiteren Laminierungszyklus, eine komplexe gestapelte Via-Struktur, strengere Anforderungen an die Passgenauigkeit oder zusätzliche Anforderungen an die Füllung und Planarisierung mit sich bringen.

Die Überprüfung muss daher den gesamten Fertigungsablauf abdecken: Belichtung der Innenschichten und AOI, Laminierung, Röntgenregistrierung, Laserbohren, Kupferauftrag und -beschichtung, Via-Füllung, Belichtung der Außenschichten, Impedanzprüfung und elektrische Prüfung. Die lokale Leitereffizienz sollte nicht losgelöst vom gesamten HDI-Prozessablauf bewertet werden.

Projekte, bei denen Microvias, sequentielle Laminierung, Via-in-Pad oder gefüllte und abgedeckte Strukturen zum Einsatz kommen, sollten zur Prüfung eingereicht werden. HDI-Leiterplattenfertigung Überprüfen Sie dies, bevor die Ebenenübergänge fixiert werden.

4. Impedanzanpassung an den Produktions-Stack-Up

Daten zur Impedanzkontrolle sollten mit der freigegebenen Stack-up-Revision verknüpft werden und nicht lediglich als Nennwerte in der Layout-Datenbank gespeichert werden.

Die Impedanztabelle sollte Folgendes definieren:

• das kontrollierte Netz oder die Netzklasse;
• Single-Ended- oder Differenz-Ziel;
• zulässige Toleranz;
• Routing-Ebene und Referenzebene;
• Sollbreite der Linie und Abstand zwischen den Differentialen;
• Zustand nach der Kupferveredelung und dem Aufbringen der Lötmaske;
• Anforderungen an Gutscheine und Prüfberichte;
• zugelassene Verjüngungsbereiche und Ausnahmen.

Die Geometrie der BGA-Escape-Leiter verdient eine gesonderte Behandlung. Eine kurze lokale Verengung mag zwar aus elektrischer und fertigungstechnischer Sicht akzeptabel sein, sollte jedoch nicht in einer allgemeinen Regel für Differentialpaare verborgen bleiben. Die Position, die Länge und die erwartete Impedanz dieser Ausnahme sollten angegeben werden.

Schichtübergänge sollten zudem hinsichtlich der Kontinuität der Rückleitung, der Platzierung von Referenz-Vias, der Ebenentrennungen und der Via-Stubs überprüft werden. Wenn ein Backdrilling erforderlich ist, müssen die Bohrseite, die Zielschicht, die Anforderungen an die Restlänge der Stubs und die Tiefentoleranz in den Fertigungsdaten angegeben werden.

Jede nach dem Abschluss des Feldlösers oder des Stack-up-Prozesses durchgeführte Umverlegung sollte eine Überprüfung der betroffenen Impedanzstrukturen auslösen. Das Bestehen der ursprünglichen DRC-Prüfung garantiert nicht, dass die geänderte Verlegung weiterhin mit der Produktionsberechnung übereinstimmt.

5. Überprüfung der Kupferverteilung auf Schalttafelebene

Die automatisierte Layout-Optimierung erfolgt in der Regel auf Leiterplattenebene. Laminierung, Belichtung, Ätzen, Galvanisierung und Ebenheit werden sowohl auf Leiterplattenebene als auch auf der Ebene der Produktionsplatten kontrolliert.

Bei der Überprüfung sollte Folgendes geprüft werden:

• Kupferausgleich zwischen den entsprechenden Schichten;
• lokale Kupferdichte im Bereich dichter BGAs und Steckverbinderbereiche;
• Harzbedarf im Bereich von Flugzeugen, Wärmeleitpads und Via-Arrays;
• große, isolierte kupferfreie Bereiche;
• gemischte Kupfergewichte in der Innen- und Außenschicht;
• Starkstrompfade und durch Durchkontaktierungen fließender Strom;
• POFV- oder „Filled-Via“-Bereiche, die die lokale Planarisierung beeinflussen;
• die Wechselwirkung zwischen der Kupferverteilung und der Krümmung oder Verdrehung.

Kupferentnahme und normale CAM-Kompensation können das Verhalten der Leiterplatte verbessern, können jedoch eine grundlegend unausgewogene Konstruktion nicht korrigieren, ohne das ursprüngliche Layout zu beeinflussen. Wenn der Kupferausgleich im Widerspruch zu Anforderungen hinsichtlich HF-Abstand, Kriechweg, Wärmeableitung oder Stromstärke steht, sollte die Entscheidung durch die technische Planung getroffen und nicht der automatischen CAM-Anpassung überlassen werden.

6. Fügen Sie der Version mechanische Einschränkungen für flexible und starr-flexible Leiterplatten hinzu

Bei flexiblen und starr-flexiblen Produkten muss das Konstruktionspaket neben der elektrischen Datenbank auch den physikalischen Aufbau definieren. Deckschicht, Klebstoff, Kupfer, Trägerfolie und Versteifung sind funktionale Bestandteile der freigegebenen Struktur und keine Beschaffungsdetails, die erst nach dem Leiterbild entworfen werden.

Die Projektdaten sollten folgende Angaben enthalten:

• statische Beanspruchung durch Biegung oder wiederholte dynamische Biegebelastung;
• Biegerichtung, Biegeradius und erforderliche Lebensdauer;
• ggf. Anforderungen an die Kupfergüte und die Kornrichtung;
• Aufbau der Abdeckung und Toleranzen bei der Öffnung;
• Material, Lage, Dicke und Klebstoff der Versteifung;
• Anforderungen an freiliegende Finger, Verbinder und lokale Wandstärken;
• Einschränkungen hinsichtlich Bauteilen, Durchkontaktierungen und Anschlussflächen innerhalb aktiver Biegebereiche;
• Geometrie der Übergangszone zwischen starrer und flexibler Struktur.

Bei Rigid-Flex-Leiterplatten müssen die starren und flexiblen Bereiche als eine einzige Laminatstruktur geprüft werden. Die Schichtennummerierung, die Flexkerne, der Abschluss der Deckschicht, No-Flow- oder Klebematerialien, die lokale Dicke und die Übergangsgeometrie müssen in der Laminatstrukturzeichnung, den Gerber-Daten, den Bohrdateien und der mechanischen Zeichnung übereinstimmen.

Eine Leiterbahn kann elektrisch gültig sein, obwohl Durchkontaktierungen, Pad-Übergänge oder abrupte Änderungen der Leiterbahnbreite in einem mechanisch ungeeigneten Bereich platziert wurden. Diese Probleme lassen sich mit einem Standard-DRC-Profil für starre Leiterplatten nicht beheben.

7. Festlegung der CAM-Änderungsgrenze vor der EQ-Prüfung

In der Fertigungszeichnung sollte festgelegt werden, welche Fertigungskorrekturen zulässig sind und welche Änderungen einer Genehmigung durch den Kunden bedürfen. Dadurch wird verhindert, dass die routinemäßige CAM-Vorbereitung mit einer elektrischen Neukonstruktion verwechselt wird.

Bei KI-gestützten Datenbanken ist diese Grenze besonders wichtig, da automatisch generierte Geometrie möglicherweise keine Dokumentation enthält, aus der hervorgeht, warum eine lokale Abweichung vorliegt. CAM sollte die elektrische Absicht nicht aus dem optischen Erscheinungsbild des Layouts ableiten.

8. Fertigungs- und Testdaten für dieselbe Leiterplattenrevision abschließen

Das Gerber- oder ODB++-Paket, die NC-Bohrdateien, die Stückliste, die Schwerpunktdatei, die Baugruppenzeichnung und der Testplan müssen dieselbe Revisionsnummer und denselben Referenzbezeichner verwenden.

In der Freigabe der Baugruppe sollte Folgendes bestätigt werden:

• Übereinstimmung zwischen Footprint und Teilenummer;
• Pin 1 und Polaritätsausrichtung;
• Anforderungen an die freiliegende Leiterbahn und die Pastenabdeckung;
• Höhe der Bauteile und mechanische Freiräume;
• globale und lokale Referenzpunkte;
• Werkzeugbohrungen, Schienen und Ausrichtung der Platten;
• Prüfanforderungen für BGA, QFN und verdeckte Lötstellen;
• ICT, Flying-Probe- oder Funktionstest-Zugang;
• Programmierschnittstellen und Firmware-Version;
• Einschränkungen hinsichtlich Beschichtung, Verguss und Depanelisierung.

Der DFT-Zugang kann während der CAM-Vorbereitung der unbestückten Leiterplatte in der Regel nicht wiederhergestellt werden. Wenn der automatisierte Bestückungsprozess Testpunkte oder Sondenanschlüsse beansprucht, sollte dieser Konflikt vor der Freigabe der Leiterplatte und nicht erst nach der ersten Bestückung gelöst werden.

Auch automatisch erstellte oder ersetzte Footprints müssen direkt anhand des tatsächlich bestellten Bauteils überprüft werden. Die Gehäusefamilie, der Abstand und die Gehäuseabmessungen allein reichen nicht aus, um die Pad-Geometrie, das Design mit freiliegendem Pad, die Polarität oder die Kompatibilität bei der Bestückung zu bestätigen.

9. Behandeln Sie Beispielzugeständnisse als kontrollierte Abweichungen

Durch schnelle, automatisierte Iterationen können mehrere intern gültige Versionen desselben Entwurfs entstehen. Die Fertigung sollte ein kontrolliertes Freigabepaket mit einer eindeutig identifizierten Revision erhalten und keine Zusammenstellung von Dateien, die aus separaten Exporten oder E-Mail-Anhängen stammen.

Der EQ-Eintrag sollte Folgendes enthalten:

• das Problem und die betroffene Ebene, das betroffene Netz oder die betroffene Komponente;
• die vorgeschlagene Änderung in der Fertigung oder Konstruktion;
• der zuständige Genehmiger;
• die genehmigte Überarbeitung;
• ob die Entscheidung nur für den Musterbau oder auch für die Serienfertigung gilt;
• das Datum, an dem das Ticket geschlossen wurde.

Ein erfolgreicher Musterbau bedeutet nicht automatisch, dass alle Musterkonzessionen für die Serienfertigung genehmigt werden. Selbst wenn die Mustergeometrie von 45/45 μm akzeptiert wurde, muss die Produktionsfreigabe noch anhand der 45/50-μm-Serienregel sowie des vereinbarten Produktionsaufbaus, der Kupferbeschaffenheit und des Prozessablaufs überprüft werden.

Die Ergebnisse der Prototypenprüfung, die Impedanzdaten, die Mikroschnitte, die Erkenntnisse aus der Montage sowie die Ergebnisse der Funktionsprüfungen sollten in die Serienfreigabe einfließen. Der Hersteller sollte nicht verpflichtet sein, die genehmigte Serienkonfiguration anhand eines früheren Angebots, eines EQ-Threads und eines Prototyp-Datensatzes nachzubauen.

Freigabepaket für die Fertigungsprüfung

Häufig gestellte Fragen

Erfordert ein AI-Leiterplattenlayout einen anderen DFM-Standard?

Nein. Die Abnahmekriterien für die Fertigung sollten unverändert bleiben. Der Schichtaufbau, das Material, die Geometrie, die Lochstruktur, die Impedanz, die Kupferverteilung, die Bestückungsdaten und die Testanforderungen müssen überprüft werden, unabhängig davon, ob das Layout manuell, durch herkömmliches Autorouting oder mit Hilfe von KI erstellt wurde.

Kann die Probengeometrie mit 45/45 μm direkt für die Serienfertigung freigegeben werden?

Nicht automatisch. Die derzeitige Mindestauflösung von Benchuang beträgt 45/45 μm für Musterbauten und 45/50 μm für die Serienfertigung, sowohl auf den inneren als auch auf den äußeren Schichten. Die Freigabe für die Serienfertigung muss anhand der Produktionsvorschriften, des Kupferzustands, der Strukturverteilung und des vereinbarten Prozessablaufs geprüft werden.

Sollte der Leiterplattenhersteller darüber informiert werden, dass KI zum Einsatz kam?

Die Routing-Methode hat keinen Einfluss auf die Fertigungskriterien. Der Designverantwortliche sollte jedoch automatisch generierte Footprints, Schichtfolgen, Einschränkungen oder lokale Routing-Entscheidungen identifizieren, die nicht unabhängig überprüft wurden. Dies hilft dabei, die bestätigte Designabsicht von vorläufigen Tool-Ergebnissen zu unterscheiden.

Was sollte vor der automatischen Platzierung oder dem automatischen Routing eingefroren werden?

Zumindest sollten die Leiterplattenkontur, die Bauteil-Schnittstellen, die Schichtfolge, die Materialannahmen, die Netzklassen, die Anforderungen an die kontrollierte Impedanz, die Via-Definitionen, die Stromregeln, die mechanischen Sperrbereiche, die Biegezonen und die Testzugangsstrategie festgelegt oder formell festgelegt werden. Ein Routing, das erstellt wird, bevor diese Vorgaben feststehen, erfordert wahrscheinlich erheblichen Nacharbeitsaufwand.

Kann die CAM-Technik ein von einer KI erstelltes Leiterplattenlayout korrigieren?

CAM kann dokumentierte Produktionsausgleichsmaßnahmen anwenden, wie beispielsweise genehmigte Ätzzugaben, Bohrgruppierungen, Fräsausgleich und die Bereinigung nichtfunktionaler Bereiche. Änderungen an der elektrischen Topologie, der Impedanzgeometrie, der Via-Spannweite, den Materialien, den Strompfaden, den Rückleitungspfaden oder den mechanischen Schnittstellen erfordern eine EQ-Prüfung und die Genehmigung durch den Kunden.

Auftrags- und Projektbetreuung

Geben Sie für ein KI-gestütztes oder konventionell geroutetes Projekt die Daten der kontrollierten Leiterplatte, Bohrdateien, den Schichtplan, die Impedanztabelle, die Via-Tabelle, die Fertigungszeichnung, die Stückliste, die Bestückungsdaten, die Montagezeichnung, die Stückzahlen und die Projektphase an. Bei der Überprüfung können dann Fertigungskonflikte, offene technische Entscheidungen sowie etwaige Abweichungen zwischen den Regeln für Muster und Serienfertigung identifiziert werden.